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    • 专利摘要:
    本發明提供一種用於供應一驅動信號至一混頻器電路的驅動器電路。該驅動器電路包含一第一電路分支，其具有第一與第二電路組件而配置成個別地接收一輸入信號與一偏壓信號，及一第二電路分支，其具有第一與第二電路組件，該第一組件配置成接收該輸入信號。該驅動器電路另包含一運算放大器，其具有連接至該第一電路分支的該等第一與第二電路組件之一接點節點的一第一輸入，及連接至該第二電路分支的該等第一與第二電路組件之一接點節點的一第二輸入，該運算放大器配置成提供一運算放大器輸出信號至該第二電路分支的該第二組件，所以該第二電路分支的該接點節點處的電壓等於該第一電路分支的該接點節點處的電壓，該電壓根據該輸入信號且提供該驅動信號。
    公开号:TW201301747A
    申请号:TW101112219
    申请日:2012-04-06
    公开日:2013-01-01
    发明作者:Abdellatif Bellaouar；See Taur Lee
    申请人:Icera Llc；
    IPC主号:H03F3-00
    专利说明:
    混頻器電路
    本發明關於一種在收發器中用於頻率轉換的混頻器，及關於其驅動器電路。
    無線裝置已經使用了多年用於達成語音與資料的行動通訊。這些裝置包括例如行動電話與無線式個人數位助理(PDA,“Personal digital assistant”)。第一圖為這種無線裝置之該等核心組件的一般方塊圖。無線核心10包括一基頻處理器12，其用於控制該無線裝置之特定應用功能，且用於提供語音或資料信號至一射頻(RF,“Radio frequency”)收發器晶片14或自其接收。RF收發器晶片14負責傳輸信號的升頻轉換，及接收信號的降頻轉換。RF收發器晶片14包括連接至一天線18用於接收自一基地台或另一行動裝置傳送的信號之一接收器核心16，及經由一增益電路22透過天線18傳送信號的一發射器核心20。本技術專業人士必須瞭解到第一圖為一簡化的方塊圖，其可包括要達到適當作業或功能性所需要的其它功能性方塊。
    一般而言，發射器核心20負責將電磁信號由基頻升頻轉換至用於傳輸的較高頻率，而接收器核心16負責將那些高頻率到達該接收器時降頻轉換到它們原始的頻率波段，其分別稱之為升頻轉換與降頻轉換的程序。該原始(或基頻)信號可代表例如資料、語音或視訊。這些基頻信號可由像是麥克風或攝影機的換能器所產生，其係由電腦產生，或由一電子式儲存裝置所傳遞。
    第二圖所示為經由發射器核心20至天線18的一示例傳送路徑。如第二圖所示，該傳送路徑可包括一混頻器202，其配置成接收來自基頻處理器12的基頻信號，該混頻器負責使用由一局部振盪器204產生的一局部振盪器信號升頻轉換該等基頻信號至一較高頻率。該傳送路徑另可包括用於移除基頻成分與抑制諧波的一濾波器206，及用於放大該調變的信號之功率的一功率放大器208。在該傳送路徑中的該等組件並非包含全部，本技術專業人士將可瞭解到該特定組態將根據所關聯的該通訊標準與所選擇的架構實作而定。
    現在將參照第三圖說明一種已知的被動式CMOS(互補對稱性金氧半導體，”Complementary-symmetry metal-oxide-semiconductor)混頻器電路300。
    該等基頻信號係根據任何一種已知的協定藉由利用資料調變一基頻載波所產生的類比信號。
    CMOS被動式混頻器電路300自一基頻處理器接收差動式基頻信號(VBBP,VBBM)。此處所使用的術語”差動式”(differential)係描述該等基頻信號(VBBP,VBBM)具有相同的振幅，且彼此實質上為相反相位，即相位差180度。混頻器電路300包括n型金氧半(NMOS)場效電晶體302、304、306與308配置成接收該等基頻信號VBBP與VBBM，及差動式局部振盪器信號(VLOP、VLOM)。NMOS電晶體302、304、306與308提供差動式輸出VOP與VOM。
    雖然CMOS被動式混頻器電路300係利用NMOS電晶體做說明，本技術專業人士將可瞭解電晶體302、304、306與308可被選擇為p型金氧半(PMOS)場效電晶體。
    在作業中，混頻器電路300使用該等局部振盪器信號(VLOP、VLOM)升頻轉換該等基頻信號(VBBP、VBBM)至一需要的RF傳送頻率。
    對於要操作的被動式混頻器300，該等基頻信號需要以最小失真來驅動在該輸出端處具有一負載的該被動式混頻器。來自該基頻處理器的任何失真將會降低該被動式混頻器的線性度。
    用於RF發信的該等已知協定之一種協定使用複雜同相位(I)與正交相位(Q)信號，其中每一者可為差動格式。
    國際專利申請案WO 2010/025556揭示一種具有驅動器電路430的IQ被動式混頻器400，其現在將參照第四圖做說明。
    該等I與Q路徑之該等差動式基頻輸入信號標示為VBBQP、VBBQM、VBBIP與VBBIM。這些基頻輸入信號被輸入至驅動器電路430。
    驅動器電路430包含連接至偏壓NMOS電晶體442、446、450與454的源極隨耦器NMOS電晶體440、444、448與452。源極隨耦器NMOS電晶體440、444、448與452的該等閘極終端接收該等基頻輸入信號VBBQP、VBBQM、VBBIP與VBBIM。偏壓NMOS電晶體442、446、450與454之該等閘極終端接收一偏壓電壓VBIAS。源極隨耦器NMOS電晶體440、444、448與452的該等輸出在提供至IQ被動式混頻器400之前被傳送通過電阻器460、462、464、466。
    被動式IQ混頻器400包含該等I/Q路徑的NMOS電晶體402、404、406、408、410、412、414與416，及藉由標示為VLOIP、VLOIM、VLOQP與VLOQM的局部振盪器信號所供應。
    被動式IQ混頻器400的該等輸出，即VOP與VOM，在傳輸之前為升頻轉換的信號，其可用於驅動一放大器，例如經由AC耦合電容器(未示於第四圖)之功率放大器208。
    該等LO信號(VLOIP、VLOIM、VLOQP與VLOQM)之每一者為0V到1.2V的一正方波形(SO2工作週期)，並設計成具有較低的上升與下降時間，此配置可以省略傳統上用於該發射器的輸出端處的表面聲波(SAW,“Surface acoustic wave”)濾波器。因此，此有助於最小化所需要之外部組件的數目、所需要的板面積，因此可降低該晶片之整體成本。
    在IQ被動式混頻器400的該等輸出端上放置一電容式負載可降低由源極隨耦器NMOS電晶體440、444、448與452所引進的失真，但是該等源極隨耦器電晶體不再為線性。此可限制IQ被動式混頻器400的線性度。
    為於執行一升頻轉換移位的一混頻器，所使用的一種典型規格稱之為FRF-3BB(Delta)。此為該升頻轉換的RF信號與該第三階失真的比例，其中該第三階失真為FLO-3.FBB(FLO為局部振盪器頻率，而FBB為該基頻輸入信號的頻率)。對於2G的應用，需要的典型Delta為55 dB。對於3G的語音應用，需要的典型Delta為45 dB。
    因此，為了具有高Delta值，第四圖所示的源極隨耦器NMOS電晶體440、444、448與452需要具有大的互導(gm)。一源極隨耦器電晶體的該互導(gm)係直接正比於該源極隨耦器電晶體的汲極電流ID，因此為了達到高的Delta值，該源極隨耦器電晶體的電流消耗亦必須增加。
    該互導gm由於在該汲極電流中造成的變化而隨著該基頻輸入信號改變。為了最小化這種變化的影響，串聯於源極隨耦器NMOS電晶體440、444到448與452的固有(1/gm)電阻而加入額外的電阻器460、462、464與468來改善IQ被動式混頻器400的線性度。
    此種設計的折衷方案為電阻器460、462、464、466的電阻值與Delta值。利用一高電阻器值，該Delta值即增加，但是SNR會降低。同樣地，利用一低電阻器值，該SNR值即增加，但是Delta值會降低。
    本發明之目的係提供具有改善線性度之混頻器電路的驅動器電路。
    根據本發明一種態樣，係提供用於供應一驅動信號至一混頻器電路的一種驅動器電路，該驅動器電路包含：一第一電路分支，其具有第一與第二電路組件被配置成個別接收一輸入信號與一偏壓信號；一第二電路分支，其具有第一與第二電路組件，該第一電路組件配置成接收該輸入信號；及一運算放大器，其具有連接至該第一電路分支的該等第一與第二電路組件之一接點節點的一第一輸入，及連接至該第二電路分支的該等第一與第二電路組件之一接點節點的一第二輸入，該運算放大器配置成提供一運算放大器輸出信號至該第二電路分支的該第二組件，所以該第二電路分支的該接點節點處的電壓等於該第一電路分支的該接點節點處的電壓，該電壓與該輸入信號相關且提供該驅動信號。
    本發明另一種態樣提供一種包含複數電晶體的CMOS被動式混頻器電路，其利用一頻率信號混頻一輸入信號，其中該等複數電晶體中至少一電晶體配置成接收自該驅動器電路輸出的一驅動信號，該驅動器電路包含：一第一電路分支，其具有第一與第二電路組件被配置成個別接收該輸入信號與一控制信號；一第二電路分支，其具有第一與第二電路組件，該第一電路組件配置成接收該輸入信號；及一運算放大器，其具有連接至該第一電路分支的該等第一與第二電路組件之一接點節點的一第一輸入，及連接至該第二電路分支的該等第一與第二電路組件之一接點節點的一第二輸入，該運算放大器配置成提供一運算放大器輸出信號至該第二電路分支的該第二組件，所以該第二電路分支的該接點節點處的電壓等於該第一電路分支的該接點節點處的電壓，該電壓與該輸入信號相關且提供該驅動信號至該至少一電晶體。
    藉由提供連接的一運算放大器其顯示與該第一電路分支的該接點節點的高阻抗，和利用於該第二電路分支之接點節點處所提供的該驅動信號，該驅動電路的線性度即可改善。當該第一電路分支構成在一源極隨耦器(source follower)配置中的多個電晶體時，藉由改變被供應至其閘極的偏壓信號，該線性度由該等電晶體之一者的互導(transconductance)所決定。依此方式，電流消耗可被程式化。
    該驅動器電路允許具有大振幅(高功率位準)的一輸入信號，而不會降低該驅動器電路的線性度，藉以達成高信號對雜訊比。
    此外，該等驅動器的電流消耗可實質地降低但仍可維持良好的線性度。
    在本發明一具體實施例中，該驅動器電路包含具有第一與第二電路組件的至少另一電路分支，該第一電路組件配置成接收第一輸入信號，而一第二電路組件配置成接收該運算放大器輸出信號。切換手段可提供來用於選擇性地供應該第一輸入信號給該至少一電路分支的第一電晶體，藉此藉由選擇要被供應該第一輸入信號之其它電路分支的數目而控制該驅動信號的功率位準。因此，除了具有一源極隨耦器其具有一複製電路來線性地驅動一被動式混頻器，其可驅動具有多個源極隨耦器之多個被動式混頻器。此可藉由根據被動式混頻器與驅動器並聯連接的數目，允許程式化該升頻轉換的無線電頻率(radio frequency,RF)輸出功率，來改善可程式性。
    因此，根據本發明一具體實施例之一驅動器電路能夠具有可程式化電流消耗的可程式化輸出功率。
    現在將參照第五a圖說明根據本發明一較佳具體實施例的一種驅動器電路。
    如第五a圖所示，驅動器電路500包含串聯連接於偏壓NMOS電晶體504的一源極隨耦器NMOS電晶體502，使得電晶體502的汲極終端連接至一供應電壓AVDD，AVDD可為例如1.2V，但是應可瞭解到其可使用其它數值的AVDD。電晶體502的該源極終端連接至位於節點A處的電晶體504之汲極終端，而電晶體504的該源極終端連接至一供應電壓AVSS；該供應電壓AVSS可為0V。電晶體502的閘極終端接收一基頻輸入信號VIN。電晶體504的閘極終端接收一直流(DC)偏壓電壓輸入信號VBIAS。
    驅動器電路500另包含串聯連接於一電晶體508的一源極隨耦器NMOS電晶體506，使得電晶體506的汲極終端連接至該供應電壓AVDD，電晶體506的源極終端連接至位於節點B處的電晶體508之汲極終端，且電晶體508的源極終端連接至該供應電壓AVSS。電晶體506的閘極終端接收該基頻輸入信號VIN。該基頻輸入信號VIN可為以上參照第四圖所討論之該等差動基頻輸入信號VBBQP、VBBQM、VBBIP或VBBIM之一者。
    節點A連接至一運算放大器510的反相輸入。節點B連接至運算放大器510的非反相輸入。運算放大器510的輸出連接至電晶體508的閘極終端。節點B另提供一驅動信號做為在線511上驅動電路500的輸出。如第五a圖所示，該基頻輸入信號VIN可於線511上供應至一電晶體512，其為一CMOS被動式混頻器電路之一部份，例如如第四圖所示之一IQ被動式混頻器400。
    將可瞭解到其將需要複數驅動器電路500來供應每一該等基頻輸入信號VBBQP、VBBQM、VBBIP或VBBIM至IQ被動式混頻器400。
    請同時參照第四與第五a圖，驅動器電路500可取代在每一I與Q路徑上驅動器電路430的源極隨耦器NMOS電晶體、偏壓NMOS電晶體與電阻器。例如，源極隨耦器NMOS電晶體440、偏壓NMOS電晶體442與電阻器460可由驅動器電路500所取代，其中源極隨耦器NMOS電晶體502將於其閘極終端處接收該基頻輸入信號VBBQP。
    在第四圖所示的驅動器電路430中，由於直流(DC)偏壓電壓輸入信號VBIAS，偏壓NMOS電晶體442、446、450、454為固定電流源，因為它們接收一固定偏壓電壓而汲出一固定電流。
    在驅動器電路500的作業中，使用運算放大器510藉由控制電晶體508的該閘極終端複製節點電壓A至節點B。然後使用節點B處的輸出電壓來直接驅動在CMOS被動式混頻器電路中的電晶體512。源極隨耦器NMOS電晶體506、電晶體508與運算放大器510作用類似一AB類驅動器，用於驅動該被動式混頻器，電流流動通過電晶體508期間的時間長度(該輸入信號之比例)大約為50%。源極隨耦器NMOS電晶體506用於開源AC電流到電晶體512中，且使用電晶體508自電晶體512汲出AC電流。
    由於該固定電流源僅能夠汲出一固定電流而使其優於前述之具有一固定電流源的該源極隨耦器，因此需要它於高電流時偏壓來確保作業期間的線性度。
    在驅動器電路500中，偏壓NMOS電晶體504控制電晶體502的偏壓電流。其並不使用節點A處的電壓來驅動該CMOS被動式混頻器的一電晶體，而是看作該運算放大器的高阻抗。已經使用運算放大器510自節點A處的電壓複製的節點B處的電壓係用於驅動該CMOS被動式混頻器的一電晶體。電晶體508於其閘極終端處並未接收一直流(DC)偏壓電壓輸入信號VBIAS，而是接收該運算放大器的輸出(其電流大小是有變化的)。於運算放大器510的輸出處的大小根據該輸入信號及流動通過電晶體508的DC電流量而改變。該DC電流愈高，自源極隨耦器電晶體506得到的線性度愈佳。
    請注意因為在此例中並不需要一電阻器(即參照第四圖所述之電阻器460、462、464、468之一者)，即不需要在線性度與信號-雜訊比(SNR)之間做折衷。另外，因為源極隨耦器電晶體502輸出(節點A)並不需要直接驅動具有一負載的該CMOS被動式混頻器，該被動式混頻器電路可達到非常高的線性度。此使得本發明更為耐用，使得其可解決前述要得到可同時達到高Delta與SNR之一種非常高線性度的CMOS被動式混頻器之問題。
    在此例中該線性度主要由電晶體502的互導決定，其可藉由改變通過電晶體502的偏壓電流而簡易地程式化。通過電晶體502的偏壓電流可由改變該DC偏壓電壓VBIAS或連接並聯於偏壓電晶體504的額外更多的偏壓電晶體來改變。此使得驅動器電路500有高度的彈性，因此可用於例如第二代(2G)與第三代(3G)應用中而不需要額外的硬體，此即使得設計中可使用較少的矽面積與較低的複雜性。本技術專業人士將可瞭解到哪些電信標準稱之為2G與3G。
    雖然驅動器電路500已經使用NMOS電晶體做說明，將可瞭解到源極隨耦器電晶體502、506與偏壓電晶體504、508可為PMOS元件。第五b圖所示為使用PMOS元件的驅動器電路500。
    雖然以上說明了可使用複數驅動器電路500來提供該等基頻輸入信號VBBQP、VBBQM、VBBIP與VBBIM至一單一IQ被動式混頻器，例如第四圖中的混頻器400，現在將參照第六圖說明如第五a圖所示的驅動器電路500之一種修改，其可允許一單一基頻輸入信號被提供至多個IQ被動式混頻器。
    如第六圖所示，驅動器電路600包括驅動器電路500與複數額外的電路分支。為了簡化起見在第六圖中已經顯示出該等額外的電路分支之一的電路元件。
    每個額外的電路分支包括串聯連接於一偏壓NMOS電晶體604的一源極隨耦器NMOS電晶體602，使得源極隨耦器NMOS電晶體602的汲極終端連接至該供應電壓AVDD，源極隨耦器NMOS電晶體602的源極終端連接至位於節點C處的偏壓NMOS電晶體604之汲極終端，且偏壓NMOS電晶體604的源極終端連接至該供應電壓AVSS。源極隨耦器NMOS電晶體602的閘極終端接收該基頻輸入信號VIN，此為供應至電晶體502與506之該等閘極終端的相同基頻輸入信號。運算放大器510的輸出連接至偏壓NMOS電晶體604的閘極終端。節點C在線611上提供驅動器電路600的另一輸出。
    如第六圖所示，該基頻輸入信號VIN可於線611上供應至一CMOS被動式混頻器的一部份之一電晶體612，例如如第四圖所示之一IQ被動式混頻器電路400。很重要地是要注意到電晶體512與電晶體612並非上述相同的CMOS被動式混頻器電路的一部份。依此方式，驅動器電路600可供應該基頻輸入信號VIN至複數個電晶體，藉此該等複數電晶體之每一者分別為不同的CMOS被動式混頻器電路之一部份。
    每一額外的電路分支另包括有用於控制電晶體602的輸入之開關607與609。在一時間裡，開關607與609中僅有一者被開啟。當開關607被開啟時，基頻輸入信號VIN被供應至電晶體602的閘極終端。當開關609被開啟時，電晶體602的閘極終端連接至該供應電壓AVSS，該供應電壓AVSS可為0V。當開關607被開啟時，基頻輸入信號VIN將被供應至電晶體612的源極終端，而當開關609被開啟時，該基頻輸入信號VIN將不會被供應至電晶體612的源極終端。
    將可瞭解到在驅動器電路600中可實作有任何數目的額外電路分支，所以任何數目的IQ被動式混頻器電路可被供應有該基頻輸入信號VIN。另外，藉由該等開關對於該等額外的電路分支之每一者的控制，驅動器電路600可達成可高度程式化的IQ被動式混頻器電路。
    使用驅動器電路600，在該等個別的IQ被動式混頻器電路中該升頻轉換的RF輸出信號(VRF)之該等功率位準可根據有多少IQ被動式混頻器並聯連接於驅動器電路600而被程式化。因此，本發明可利用可程式化的電流消耗而提供可程式化的輸出功率。
    雖然以上參照第五a圖所示的驅動器電路500說明了該電路修改，將可瞭解到該電路修改亦可對於第五b圖所示的驅動器電路500(使用PMOS元件)來進行。
    當本發明已經參照較佳具體實施例進行特定的顯示及說明之後，本技術專業人士將可瞭解到可在其中進行型式及細節上的多種變化，而其皆不背離由該等附屬申請專利範圍所定義的本發明之範圍。
    10‧‧‧無線核心
    12‧‧‧基頻處理器
    14‧‧‧射頻收發器晶片
    16‧‧‧接收器核心
    18‧‧‧天線
    20‧‧‧發射器核心
    22‧‧‧增益電路
    202‧‧‧混頻器
    204‧‧‧局部振盪器
    206‧‧‧濾波器
    208‧‧‧功率放大器
    300‧‧‧被動式互補金氧半導體混頻器電路
    302,304,306,308‧‧‧n型金氧半場效電晶體
    400‧‧‧IQ被動式混頻器
    402,404,406,408,410,412,414,416‧‧‧n型金氧半導體電晶體
    430‧‧‧驅動器電路
    440,444,448,452‧‧‧源極隨耦器n型金氧半導體電晶體
    442,446,450,454‧‧‧偏壓n型金氧半導體電晶體
    460,462,464,466,468‧‧‧電阻器
    500‧‧‧驅動器電路
    502‧‧‧源極隨耦器n型金氧半導體電晶體
    504‧‧‧偏壓n型金氧半導體電晶體
    506‧‧‧源極隨耦器n型金氧半導體電晶體
    508‧‧‧電晶體
    510‧‧‧運算放大器
    511‧‧‧線
    512‧‧‧電晶體
    600‧‧‧驅動器電路
    602‧‧‧源極隨耦器n型金氧半導體電晶體
    604‧‧‧偏壓n型金氧半導體電晶體
    607,609‧‧‧開關
    611‧‧‧線
    612‧‧‧電晶體
    為了更佳瞭解本發明且顯示本發明可如何發生效用，現在將進行參照做為示例之該等以下圖式，其中：第一圖為先前技術的一無線核心之方塊圖；第二圖為第一圖所示之一無線核心的發射器核心之方塊圖；第三圖為先前技術的一被動式CMOS混頻器電路的電路圖；第四圖為一IQ混頻器電路與一驅動器電路的電路圖；第五a圖為根據本發明一具體實施例之使用NMOS元件的一驅動器電路之電路圖；第五b圖為根據本發明一具體實施例之使用PMOS元件的一驅動器電路之電路圖；及第六圖為根據本發明另一具體實施例的一驅動器電路之電路圖。
    500‧‧‧驅動器電路
    502‧‧‧源極隨耦器n型金氧半導體電晶體
    504‧‧‧偏壓n型金氧半導體電晶體
    506‧‧‧源極隨耦器n型金氧半導體電晶體
    508‧‧‧電晶體
    510‧‧‧運算放大器
    511‧‧‧線
    512‧‧‧電晶體
    权利要求:
    Claims (14)
    [1] 一種用於供應一驅動信號至一混頻器電路的驅動器電路，該驅動器電路包含：一第一電路分支，其包含第一與第二電路組件被配置成個別地接收一輸入信號與一偏壓信號；一第二電路分支，其包含第一與第二電路組件，該第一電路組件配置成接收該輸入信號；及一運算放大器，其包含一第一輸入，其連接至該第一電路分支的該等第一與第二電路組件之一接點節點，及一第二輸入，其連接至該第二電路分支的該等第一與第二電路組件之一接點節點，該運算放大器配置成提供一運算放大器輸出信號至該第二電路分支的該第二電路組件，該第二電路分支的該接點節點處的電壓等於該第一電路分支的該接點節點處的電壓，該電壓與該輸入信號相關且提供該驅動信號。
    [2] 如申請專利範圍第1項之驅動器電路，其中該等第一與第二電路分支的該等第一與第二電路組件為串聯連接的第一與第二電晶體。
    [3] 如申請專利範圍第2項之驅動器電路，其中該第一電路分支的該第一電晶體具有配置成接收該第一輸入信號的一閘極，及該第一電路分支的該第二電晶體具有配置成接收該偏壓信號的一閘極。
    [4] 如申請專利範圍第2項之驅動器電路，其中該第二電路分支的該第一電晶體配置成接收該第一輸入信號，及該第二電路分支的該第二電晶體配置成接收該運算放大器輸出信號。
    [5] 如先前申請專利範圍任一項之驅動器電路，其中該運算放大器的該第一輸入為一反相的輸入，而該運算放大器的該第二輸入為一非反相的輸入。
    [6] 如先前申請專利範圍任一項之驅動器電路，其中該輸入信號為一基頻輸入信號。
    [7] 如先前申請專利範圍任一項之驅動器電路，其中該偏壓信號為可變，以控制該驅動器電路的線性度。
    [8] 如先前申請專利範圍任一項之驅動器電路，另包含至少另一電路分支，其包含第一與第二電路組件，該第一電路組件配置成接收該第一輸入信號，而該第二電路組件配置成接收該運算放大器輸出信號。
    [9] 如申請專利範圍第8項之驅動器電路，其中該至少另一電路分支的該等第一與第二電路組件為串聯連接的第一與第二電晶體。
    [10] 如申請專利範圍第2或9項之驅動器電路，其中該等第一與第二電晶體皆為NMOS元件。
    [11] 如申請專利範圍第2或9項之驅動器電路，其中該等第一與第二電晶體皆為PMOS元件。
    [12] 如申請專利範圍第9項之驅動器電路，其中該至少另一電路分支包含切換手段，其用於選擇性地供應該第一輸入信號至該至少一電路分支的該第一電晶體，藉此藉由選擇被提供該第一輸入信號的額外電路分支的數目來控制該驅動信號的一功率位準。
    [13] 如申請專利範圍第12項之驅動器電路，其中該切換手段包含一第一與第二開關，其設置成控制該至少一電路分支的該第一電晶體之一輸入，其中當該第一開關被開啟時，該第一輸入信號被供應至該第一電晶體，而當該第二開關被開啟時，該第一電晶體被連接至一電壓供應軌，該等第一與第二開關之配置使得在同一時間內該等第一與第二開關中僅有一者被開啟。
    [14] 一種包含複數電晶體的CMOS被動式混頻器電路，其利用一頻率信號混頻一輸入信號，其中該等複數電晶體中至少一電晶體配置成接收自一驅動器電路輸出的一驅動信號，該驅動器電路包含：一第一電路分支，其包含第一與第二電路組件被配置成個別接收該輸入信號與一控制信號；一第二電路分支，其包含第一與第二電路組件，該第一電路組件配置成接收該輸入信號；及一運算放大器，其包含一第一輸入，其連接至該第一電路分支的該等第一與第二電路組件之一接點節點，及一第二輸入，其連接至該第二電路分支的該等第一與第二電路組件之一接點節點，該運算放大器配置成提供一運算放大器輸出信號至該第二電路分支的該第二電路組件，所以該第二電路分支的該接點節點處的電壓等於該第一電路分支的該接點節點處的電壓，該電壓與該輸入信號相關且提供該驅動信號至該至少一電晶體。
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